時間領域アナログ積和演算方式に基づくCMOSバイナリコネクトネットワーク回路を設計・試作・測定した．提案方式はPWM信号を入出力とし，パルス幅でアナログ値を表現する．積和演算はキャパシタとスイッチト電流源を用いた電荷加算で実行する．設計回路のシナプス部はSRAMセルアレイで構成し，荷重の保持と積和演算機能を担う．提案方式で必要な高抵抗素子はMOSFETをサブスレッショルド動作で実現した．TSMC 250nmプロセス技術で100入力・10出力の単層ネットワーク回路を設計・試作し，演算効率300TOPS/Wを得た．これは最先端ディジタル方式AIチップの10倍以上の効率である．