近年、WiGigや76GHz帯を利用した車載レーダーなど、ミリ波帯のアプリケーションが期待されている。これらをCMOS回路において実現するためには伝送線路が用いられており、大きくチップ面積を占めている。そこでチップ面積縮小するために高位相定数を持つスローウェーブ伝送線路について注目した。本研究では、これまでよく検討されてこなかったスローウェーブ伝送線路の底面グランドシールドの構造について考察を行った。また実測により55nmプロセスにおいて、スローウェーブ伝送線路はグランデッドコプレーナ伝送線路よりも2.3倍の位相定数と、高Q値を持つことを示した。その時の面積縮小率は57％であった。